해석서비스


최근 전자시스템이 점점 다기능화, 고집적화됨에 따라 신호간섭 및 전원의 품질저하, 자파의 과다 방사, 정전기 유입으로 인한 오동작/인증실패와 같은 이슈가 발생되어 제품 개발의 난항이 거듭되고 있습니다. 


당사는 오랜 Engineering 보유기술을 바탕으로, 제품이 예상된 성능과 특성을 조기에 확보할 수 있고, 
시장에서 Best-in-Class의 제품이 될 수 있도록, 고객사와 함께 성장하는 기업을 목표로 하고 있습니다. 


당사는 SI/PI/EMI/ESD 분야의 지식과 엔지니어링 경험, 그리고 Root-Cause를 분석/검증하는 
Comprehensive Study에 강점을 가지고 있으며, 적기에 해결책을 제공하는 Engineering Solution Provider를 지향하고 있습니다. 


또한, 이슈를 해결하는 Root-Cause의 검증, Lesson-Learn 제공과 병행하여 재발방지를 위한 
인프라 및 프로세스를 구축하는 토탈 솔루션을 제공하고 있습니다.

 

해석서비스 예시

전자 패키지의 설계최적화 및 모델링( PKG Design Guide / IBIS / SPICE / S-parameter)
과거에 Fabless Design House들은 Chip 내부의 PDN(Power Distribution Network)에 대해서 정적(IR Drop) 해석과 EM(Electromigration) 해석을 수행하였으나, 정확하게 Package로부터의 정적(IR Drop) / 동적(SSN) 영향을 분석하기 어려웠습니다. 또한, Package OSAT(Out-sourcing Assembly and Test) 회사들도 Chip 내부 특성을 파악하기 어려워서 분리된 환경에서 불명확한 정보를 가지고 설계 및 제조를 진행하였습니다. 이로인해 일부 Chip Power/Ground PAD에서는 높은 Inductance로 인해, PCB 설계 조건에 따라 SSN(동시스위칭 잡음)이 크게 발생하는 현상이 나타나곤 하였습니다. 과거에는 이러한 접근 방법이 충분한 마진 제공으로 인해 중요하지 않았지만, 최신 세대의 I/O Interface에서는 오동작을 유발 시키고, 오동작을 유발하지는 않더라도 EMI에 불리한(특히 Far-Field) Common Mode Radiation 소스를 발생시킵니다. 이렇듯, Package에서의 불리한 설계는 시장에서의 경쟁력을 떨어뜨리고, 변경을 통한 재설계는 제품 출하 시기를 늦쳐서 회사의 수익성을 감소시키고 있습니다. 


펜타큐브에서는 Chip의 내부의 신호,전원 특성을 분석하고, 설계될 Package에 대한 Design Guide를 제공하거나, 설계된 Package의 전기적 특성을 분석하고, 이 데이터를 활용하여 시스템의 SI 마진을 분석하기 위한 SPICE 모델 및 S-parameter를 제공합니다. 또한, Coupled RLC Matrix를 분석하여 Package의 설계 관리 정보를 추출하여 제약 조건을 설정하고, 설계 Iteration에 반영하는 CAD用 Constraint Rule을 제공합니다. Package 회사들을 위해서는 항상 난제였던, Chip I/O, Power/GND 설계 마진에 대한 불확실성을 제거하는 Package SDN/PDN 설계가이드를 제공하여 고객사의 경쟁력을 극대화하고, 고부가가치의 새로운 시장을 개척하는 것을 목표로 하고 있습니다.

신호의 동작 주파수 및 배선 밀집도가 증가함에 따라, multi-chip module Package 내부에서의 I/O 신호 관리가 점점 중요해지고 있습니다. Package 내의 인터커넥션은 PCB의 2.5D EM simulator를 활용하여 마진을 분석하는 것과는 달리 Wave length에 따라 올바른 3D EM 해석 솔루션을 선택하고 합리적인 시간 내에 분석이 수행되어야 합니다. 해석 방법의 선택은 마진 예측력과 해석 시간에 굉장한 차이를 발생시킵니다. 예를 들면, PKG substrate의 고속 신호선 아래 위에 Power/Ground Plane이 존재하지 않을 경우, 2.5D 솔버에서는 AC신호의 E/H Field를 가두는 Reference Conductor를 올바르게 인지하지 못하고, 과대평가된 Crosstalk 현상을 보여주곤 합니다. (때로는 PCB의 Ground Plane 보다도 근접한 가상 Ground Plane을 생성하여 과소평가된 현상도 보여줍니다.) 3D 솔버는 이러한 정확도에 대한 문제점을 해결하지만, 상대적으로 긴 해석 시간이 필요합니다.
펜타큐브는 측정과 CAE 소프트웨어들의 제약 조건에 대한 오랜 경험을 바탕으로, 설계 초기단계에서 안전한 마진을 확보하여 시간과 비용을 절감해 줍니다.

Example) eMMC SI Simulation

일례로, eMMC는 NAND Controller와 RAW NAND는 Package 내에 I/O 내부 신호들을 가지고 있습니다. eMMC는 더 많은 저장 공간을 위해 NAND Controller의 Chip Select 신호 제어를 통한 DATA I/O당, 복수의 NAND DIE를 가 맞물리게 되고 RAW NAND(128bit)가 적층으로 집적되어, eMMC의 스펙이 16GB(Single Die), 32GB(Dual Die), 64GB(Quad Die), 128GB(Octa Die) 식으로 분류됩니다. 그러나, 이것은 I/O Capacitance의 증가를 야기하여 동작 주파수의 제약을 초래하게 됩니다. 즉, 용량과 속도의 Trade-off가 발생됩니다.

펜타큐브에서는 오랜 Product-Enabling 경험을 바탕으로, 입체적인 파라미터들을 분석하고 Cost-Effective한 엔지니어링 솔루션을 제공합니다.

 

고속 디지털 시스템 설계에서는 SI/PI/EMI/ESD 등의 다양한 이슈를 생산할 수 있습니다. 그 원인에는 신호 품질의 이슈가 큰 부분을 차지합니다. 펜타큐브는 각종 I/O 인터페이스의 Board 설계 가이드와 Pre/Post-Layout SI Simulation을 통해 시제품화 이전 개발 초기 단계에서 해결하는 것을 목표로 하고 있으며, 정확한 참원인을 규명하지 못하여 비즈니스에 난항을 겪고 있는 기업에게 컨설팅 서비스를 제공합니다.

PCB와 PCB를 연결하는 Interface는 저속 Parallel I/O 신호들과 고속 Serial I/O 신호들이 존재합니다. CAN 통신을 포함한 저속 Application 부터 PCIe와 같은 고속 Application까지, Tx/Rx buffer 특성을 분석하고, Package/PCB/Connector/Cable의 인터커넥트 특성을 모델링하여 System Level의 SI Simulation을 수행합니다.
Serial Interface를 해석으로 검증하는 방법으로는 채널의 수동 특성을 시영역/주파수 영역에서 분석하는 방법과, 채널의 수동 특성과 Tx/Rx의 버퍼 특성을 활용하여 Eye-opening을 분석하는 방법이 있습니다. 전자의 경우, Chip 제조사에서 제공하는 가이드에 따라 소자를 포함한 채널의 특성이 규격 내에 있는지를 EM Field Simulator를 통해 비교적 간단하게 확인할 수 있지만, 설계 가이드를 제공하지 않거나 제품의 특성으로 인해 가이드를 지킬 수 없어서 직접 설계된 채널의 특성을 분석하는, 후자의 경우에는 Signal Integrity 분석에 대한 다양한 지식과 CAE 노하우가 축적되지 않으면 접근하기 어렵습니다.
첫 번째로, 채널의 수동 특성을 분석하는 방법은 Differential Signaling에 대한 S-parameter의 Insertion/Return Loss,,Insertion Loss Deviation 및 Power Sum Xtalk(PSXT)와 같은 주파수 영역 검증 방법이 있으며, TDR(Time Domain Reflectometry)와 같은 시영역 검증 방법이 있습니다. 보통 Board와 Board를 연결하는 Serial Interface에는 ESD(정전기)를 방지하기 위한 수동 소자들이 채널에 추가가 되는데, 동작 주파수와 함께 Rising Time이 짧아지면서 의도치 않은 신호 전달 특성이 발생이 됩니다. 이를 방지하기 위해, TDR 측정과 같은 인증용 호환성 테스트가 있으며, 인증을 통과하기 위해 PCB 설계 최적화 작업들이 필요합니다. 반복적인 인증 시험을 위해 PCB를 제작하는 것은 위한 불필요한 시간과 비용을 발생시킬 뿐 아니라, 적시에 출시하는 골든 타임을 놓칠 수 있습니다. 펜타큐브에서는 시뮬레이션을 통해 불필요한 시간과 비용을 제거하는 Virtual Compliance Test를 지원합니다.
두 번째로, 채널의 수동 특성과 함께 Tx/Rx 버퍼를 활용하여 Eye-opening을 분석하는 방법은 여러가지가 있습니다. 전통적으로 IC의 Tx/Rx 버퍼에 대해 정밀함을 갖추고, SERDES I/O 기능에 대한 파라미터 변경의 유연함을 갖춘 트랜지스터 레벨의 SPICE 시뮬레이션이 시영역 해석으로 활용되어 왔지만, ISI(Intersymbol Interference, 비트 연속성에 따른 파형 특성 변화)를 경험하는 고속 SERDES에서 많은 수의 Bit를 통한 BER분석을 수행하기에는 적합하지 않았습니다. 이를 보완하기 위해 Statistical Analysis를 활용하는 IBIS-AMI(Algorithmic Model Interface)이 성숙되어 왔고, 현재는 많은 IC 제조사들을 통해 확보가 가능해졌습니다. 펜타큐브에서는 전통적인 Tr. Level의 spice 버퍼 모델과 IBIS-AMI에 대한 분석 기술을 확보하여 합리적인 시간 내에 설계 최적화 및 이슈해결을 수행합니다.

: DC Margin을 분석하고 이를 개선하기 위한 Design Guide 개발 전원 분석에서 DC해석은 크게 두 가지 분야의 설계 최적화에 필요합니다.

첫 번째 분야는 IR Drop으로 인해, Power-Ground 간의 Rail이 좁아지지 않도록 관리하여 IC 내 트랜지스터에 최대 로직 안정성을 확보하는 것입니다. 예를 들어, 1.2V 코어 로직을 사용하는 전원이 1.2V I/O 전원과 함께 사용될 경우,각 회로 블록의 동작에 따라 1.2V 전원의 특성이 각각의 전류량에 따라 IR drop을 경험하고 이것을 같이 쓰게 됩니다. Ground의 경우에는 다른 전원이더라도 더욱 많은 전류량 합이 발생이 되기도 합니다. 저항이 매우 작더라도, 많은 DC전류로 인해 Ground가 더 이상 0V로 규정하기 어렵게 됩니다. IR Drop이 Package의 Solder Ball부터 Bondwire 혹은 Bump까지 허용 수준인지를 분석하는 것은 Chip Revision을 예방하는 중요한 작업입니다. 두 번째 분야는 “Current Carrying Capability”를 확인하는 것입니다. 각각의 Metal은 공정조건에 따른 금속의 거칠기와 전기전도도로 인해, EM현상을 통해 Open/Short의 Failure를 경험할 수 있습니다. On-Chip에서는 이러한 부분을 관리하기 위해 파운드리 업체의 공정 Rule에 따라 설계하거나, 자체적으로 On-Chip DC Simulation을 수행합니다. 그러나, 좀 더 Bulk한 Package/PCB에서는 과거에 이러한 작업이 잘 수행되지 않아도 충분한 마진이 있었지만, 현재는 on-chip의 PAD설계에 중요한 정보를 제공해야 합니다. 전류밀도(A/m^2)가 PAD에 따른 bondwire나 Bump의 허용치를 넘어가는 경우가 발생하기 때문입니다. 또한, Chip 설계와 무관하게도 발생이 되는데, Package나 PCB의 off-chip PDN 중에서 일부 bottleneck으로 인해 EM현상이 발생되기도 합니다. 이것은 전류밀도가 집중되는 얇은 Via 격벽이나 설계된 Power/Ground Bus Line의 결함으로 나타날 수 있으므로, 전류량에 따른 DC simulation이 꼭 필요합니다.

Chip의 내부 회로에서만 사용되는 Core PDN이던지, 외부 Chip과의 통신을 위한 I/O PDN이던지 간에 필요한 전류성분을 IC의 Silicon PAD에서 어떻게 공급받아야 되는지를 알아내는 것은 굉장히 중요해 지고 있습니다. IC 제조사들은 Chip이 동작할 System의 제약 조건을 알지 못하면, 시장에서 성공하기 어렵고, System 제조사 또한 Chip 내부의 Reservoir Capacitor라던가 Power Mesh의 저항 특성을 알지 못하면, System Level의 설계가 어렵습니다. (일부 Chip 제조사들은 이러한 System 제조사의 고충을 덜기 위해 Board-Level 설계에 대한 주파수 별 임피던스 조건을 제공하기도 합니다.) 전류의 흐름은 주파수에 따라 변화합니다. 멀리 있는 고용량의 Capacitor일지라도 Chip에서 필요한 전류의 성분이 저주파이면 긴 경로로부터 발생되는 인덕턴스의 큰 임피던스를 생성하지 않기 때문에 전류의 공급원이 되기도 합니다. 메모리와 같이 고속 Single-ended I/O 가 많은 Interface에서는 Memory Controller Host인 SoC의 PDN이 부적절하게 설계되어 Tx buffer가 동작할 때, 많은 Power 열화가 발생하고 이에 대한 Jitter가 많이 발생되어 Rx buffer의 신호 또한 열화되는 경우가 빈번하게 발생됩니다.

펜타큐브에서는 IC 제조사와 System 제조사가 시장에서 함께 성장할 수 있도록 Trade-off를 통한 균형있는 최적화를 연구하고 있습니다.

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